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IDT70914S
High-Speed 36K (4K x 9) Synchronous Dual-Port Static RAM
Military, Industrial and Commercial Temperature Ranges
Timing Waveform of Read Cycle, Either Side
t CYC
CLK
t CH
t CL
CLKEN
CE
R/ W
t S
t H
t SCK
t HCK
t SCK
ADDRESS
An
t CD
An + 1
t DC
An + 2
An + 3
t CKHZ (1)
DATA OUT
Qn
Qn + 1
Qn + 1
t CKLZ (1)
t OHZ
(1)
t OLZ
(1)
OE
t OE
3490 drw 08
Timing Waveform of Write with Port-to-Port Read (2,3,4)
CLK "A"
R/ W "A"
ADDR "A"
DATA IN "A"
MATCH
VALID
t CCS
(5)
NO
MATCH
CLK "B"
t CD
R/ W "B"
ADDR "B"
MATCH
t CWDD
NO
MATCH
t CD
DATA OUT "B"
VALID
VALID
t DC
3490 drw 09
NOTES:
1. Transition is measured ±200mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. CE L = CE R = V IL , CLKEN L = CLKEN R = V IL.
3. OE = V IL for the reading port, port 'B'.
4. All timing is the same for left and right ports. Ports "A" may be either the left or right port. Port "B" is opposite from port "A".
5. If t CCS < maximum specified, then data from right port READ is not valid until the maximum specified for t CWDD .
If t CCS > maximum specified, then data from right port READ is not valid until t CCS + t CD . t CWDD does not apply in this case.
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